Toshiba Smart Gate Driver Coupler Panduan Reka Bentuk Litar Pengesanan DESAT

Apabila menggunakanPengganding Smart Gate Driver (SGD).seperti TLP5214A, TLP5214, TLP5212 dan TLP5222, mereka bentuk litar persisian dengan berkesan adalah penting untuk menggunakan fungsi pengesanan VCE(sat). Pengesanan VCE(sat), juga dikenali sebagai pengesanan DESAT, ialah mekanisme perlindungan yang direka untuk mengesan kenaikan voltan pengumpul atau longkang apabila arus lebih berlaku dalam peranti pensuisan semikonduktor kuasa (seperti IGBT, Si- atau SiC-MOSFET, GaN-FETs), dan untuk mencetuskan isyarat penutupan untuk melindungi peranti.

Semasa proses reka bentuk, faktor seperti kearuhan beban, bunyi yang dihasilkan daripada pensuisan dalam fasa lain, atau aruhan elektromagnet boleh menyebabkan pengesanan palsu dalam litar pengesanan DESAT. Untuk mengurangkan kemungkinan pengesanan palsu tersebut, satu siri cadangan reka bentuk disediakan.

Dalam reka bentuk litar pengesanan DESAT, apabila voltan pengumpul atau longkang peranti kuasa melebihi nilai VDESAT pratetap, pengganding SGD berhenti memacu peranti kuasa dan mengeluarkan isyarat kerosakan daripada terminal FAULT_N. Contohnya, apabila menggunakan TLP5214A untuk memacu IGBT, jika IGBT dihidupkan (VOUT adalah tinggi), terminal DESAT memperoleh arus ICHG. CBLANK mengecas melalui RDESAT dan DDESAT, tetapi disebabkan ketepuan IGBT, CBLANK tidak mengecas sehingga voltan ambang DESAT VDESAT. Jika VCE IGBT meningkat disebabkan oleh lebihan arus, CBLANK mula mengecas. Sebaik sahaja voltan terminal DESAT melebihi VDESAT, pengganding SGD mengesan keadaan DESAT IGBT dan mengeluarkan isyarat FAULT_N. Ini digambarkan dalam Rajah 1.1.

Isu Laluan Susupan Bunyi

Disebabkan jarak antara peranti kuasa dan pengganding SGD, jejak penyambung boleh memperkenalkan gangguan elektromagnet (EMI). Dalam aplikasi penyongsang berbilang-fasa, beralih daripada fasa lain mungkin menimbulkan hingar melalui kemuatan parasit, yang berpotensi membawa kepada pengesanan DESAT palsu. Oleh itu, adalah disyorkan untuk mengelak penghalaan jejak pengesanan DESAT bersebelahan dengan jejak yang membawa-denyut semasa tinggi atau jejak yang disambungkan kepada nod dengan potensi turun naik yang besar semasa susun atur PCB. Tambahan pula, meletakkan RDESAT, DDESAT dan CBLANK sedekat mungkin dengan pengganding SGD memaksimumkan-kesan penapisan lulus rendah.

Menentukan Pemalar Litar Pengesanan DESAT
Panduan disediakan mengenai nilai untuk CBLANK dan RDESAT, serta cara memilih DDESAT. Jika masa kosong yang diingini (tBLANK) ditetapkan kepada 5 mikrosaat, dan nilai ICHG standard untuk TLP5214A ialah 240 mikroampere, maka CBLANK hendaklah dipilih menjadi lebih kurang 200 picofarad.